Keysight erweitert die Unterstützung von Chiplet Interconnect Standards in Chiplet PHY Designer 2025
Die Unterstützung umfasst die neuesten Interconnect-Standards, einschließlich Universal Chiplet Interconnect Express™ (UCIe™) 2.0 und Open Compute Project Bunch of Wires (BoW).
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Der Chiplet PHY Designer 2025 unterstützt die neuesten Interconnect-Standards, einschließlich Universal Chiplet Interconnect Express™ (UCIe™) 2.0 und Open Compute Project Bunch of Wires (BoW).
Keysight Technologies hat heute die Markteinführung von Chiplet PHY Designer 2025 bekannt gegeben, seiner neuesten Lösung für das Design digitaler Hochgeschwindigkeits-Chiplets, die auf KI- und Rechenzentrumsanwendungen zugeschnitten ist. Die erweiterte Software führt Simulationsfunktionen für den Universal Chiplet Interconnect Express™ (UCIe™) 2.0-Standard ein und bietet Unterstützung für den Open Computer Project Bunch of Wires (BoW) Standard. Als fortschrittliche Lösung für Chiplet Design und Die-to-Die (D2D) Design auf Systemebene ermöglicht Chiplet PHY Designer eine Validierung vor der Halbleiterfertigung und optimiert so den Weg zum Tapeout.
Da die Chips für KI und Rechenzentren immer komplexer werden, ist die Gewährleistung einer zuverlässigen Kommunikation zwischen Chiplets von entscheidender Bedeutung für die Leistungsfähigkeit. Die Industrie begegnet dieser Herausforderung mit offenen, aufkommenden Standards wie UCIe und BoW, die die Verbindungen zwischen Chiplets innerhalb eines fortschrittlichen 2,5D/3D- oder Laminate-/Advanced-Gehäuses definieren. Durch die Übernahme dieser Standards und die Überprüfung der Chiplets auf ihre Konformität tragen die Entwickler zum wachsenden Ökosystem für die Interoperabilität von Chiplets bei und verringern so die Kosten und Risiken bei der Halbleiterentwicklung.
Die wichtigsten Vorteile von Chiplet PHY Designer 2025:
- Gewährleistung der Interoperabilität: Überprüft Designs, die den UCIe 2.0- und BoW-Standards entsprechen, und ermöglicht so eine nahtlose Integration in fortschrittliche Gehäuse-Ökosysteme.
- Beschleunigung der Time-to-Market: Automatisierte Simulationen und Konformitätstests, wie z. B. die Spannungsübertragungsfunktion (VTF), vereinfachen die Arbeitsabläufe beim Design von Chiplets.
- Verbesserung der Design-Genauigkeit: Bietet Einblick in die Signalintegrität, die Bitfehlerrate (BER) und die Übersprechanalyse und reduziert so das Risiko kostspieliger Re-Spins auf dem Halbleiter.
- Optimierung von Clocking Designs: Unterstützt fortschrittliche Taktschema-Analysen, wie z. B. Quarter-Rate Data Rate (QDR), für eine präzise Synchronisierung in Hochgeschwindigkeitsverbindungen.
Weitere Informationen Chiplet PHY Designer.
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