Heterogene adaptive System-on-Chip-Architekturen integrieren standardisierte Chiplet-Verbindungen

Modulare Halbleitergehäuse ersetzen zunehmend monolithische Dies in der Luft- und Raumfahrt, der Verteidigung, der Telekommunikation und im Hochleistungsrechnen, um die steigende Routing-Komplexität und Wärmeabfuhr zu bewältigen. Die direkte Integration des Standards Universal Chiplet Interconnect Express (UCIe) 1.1 in adaptive System-on-Chip-Architekturen (SoC) etabliert einen herstellerunabhängigen Bus mit geringer Latenz über gemeinsam gehäuste Siliziumbausteine hinweg.

Die-to-Die-Verbindungsarchitektur und Bandbreitenskalierung
Der Übergang von seriellen Hochgeschwindigkeitsschnittstellen auf Platinenebene zu Die-to-Die-Bitübertragungsschichten innerhalb des Gehäuses reduziert parasitäre Kapazitäten, Einfügedämpfung und Leistungsaufnahme. Die Implementierung von UCIe 1.1 in adaptiven Rechenplattformen bietet Bitübertragungsschicht-Verbindungen, die bis zu vier unabhängige UCIe-Standard-Package-Verbindungen (UCIe-SP) und bis zu zwei UCIe-Advanced-Package-Verbindungen (UCIe-AP) unterstützen. Diese duale Topologie-Unterstützung erreicht eine aggregierte Gehäuse-interne Bandbreite im Multi-Terabit-pro-Sekunde-Bereich und eliminiert die Datenübertragungsengpässe herkömmlicher serieller Leiterplattenbahnen.

Heterogene Rechen- und Hochfrequenzintegration
Hochfrequenz-Frontend-Anwendungen (HF), optisch gehäuste Netzwerke und die Beschleunigung künstlicher Intelligenz profitieren von der gemeinsamen Unterbringung unterschiedlicher Halbleiterprozesse. Monolithische Designs erfordern die Fertigung digitaler Recheneinheiten, Analog-Digital-Wandler und HF-Schaltungen auf identischen Prozessknoten, was architektonische Kompromisse erzwingt.

Dedizierte adaptive Bausteine integrieren Mehrkanal-HF-Datenwandler, programmierbare Logik, feste digitale Signalverarbeitungsblöcke (DSP) und KI-Verarbeitungs-Engines, die bis zu 80 TOPS (Billionen Operationen pro Sekunde) an Rechenleistung liefern. Durch die Kopplung dieser Architektur mit UCIe-konformen Bitübertragungsschichten können Entwickler analoge Frontends von Drittanbietern, anwendungsspezifische integrierte Schaltungen (ASICs), Zentraleinheiten (CPUs), Grafikprozessoren (GPUs) und co-gehäuste optische Module innerhalb eines einzigen Multichip-Moduls anbinden. Diese Integration reduziert Parameter wie Größe, Gewicht, Leistung und Kosten (SWAP-C) und ermöglicht es Entwicklungsteams, validiertes Halbleiter-IP über mehrere Produktzyklen hinweg wiederzuverwenden. Erste Serien-Siliziumbausteine mit diesen Schnittstellen sind für das vierte Quartal 2027 geplant.

Zusätzlicher Kontext
Dieser Abschnitt beschreibt technische Spezifikationen und Wettbewerbs-Benchmarking, die in der ursprünglichen Produktankündigung nicht enthalten waren.

Die Einführung des offenen UCIe-Standards spiegelt den breiteren Trend der Branche hin zu herstellerübergreifenden Chiplet-Ökosystemen wider und löst proprietäre Verbindungsstandards wie den Advanced Interface Bus (AIB) ab. Konkurrierende Halbleiterplattformen, darunter die Altera Agilex 9 Direct RF-Serie, integrieren Hochgeschwindigkeits-Datenwandler über fortschrittliche Multi-Die-Gehäusetopologien wie die Embedded Multi-die Interconnect Bridge (EMIB). Während frühere Generationen auf herstellerspezifische Protokolle angewiesen waren, etabliert der Übergang programmierbarer Architekturen zu UCIe 1.1 standardisierte Leistungsmetriken – wie Latenzen der Bitübertragungsschicht im Sub-Nanosekundenbereich, eine Energieeffizienz von unter 0,5 Picojoule pro Bit sowie Verbindungsdichten von mehreren hundert Gigabit pro Sekunde und Millimeter Kantenlänge –, was eine direkte Interoperabilität mit Beschleuniger- und Speicher-Chiplets von Drittanbietern ermöglicht.

Bearbeitet von Evgeny Churilov, Induportals Media – Adaptiert von KI.

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