3D-Chipstapelung erhöht die Interconnect-Dichte für KI

CEA-Leti hat ein Die-to-Wafer-Hybridbonding-Verfahren (D2W) mit Interconnect-Pitches von bis zu 1 μm demonstriert, das Leistungsgrenzen bei KI-Beschleunigern, Hochleistungsrechnern und fortschrittlichen Bildverarbeitungssystemen adressiert. Die Ergebnisse wurden auf der Electronic Components and Technology Conference (ECTC) 2026 in Orlando, Florida, vorgestellt und markieren einen weiteren Schritt hin zu einer höheren vertikalen Integrationsdichte in der Halbleitergehäusetechnologie.

Die-to-Wafer-Hybridbonding für fortschrittliche Halbleiterintegration
Da die Skalierung von Transistoren zunehmend an physikalische und wirtschaftliche Grenzen stößt, setzen Halbleiterhersteller verstärkt auf fortschrittliche Packaging-Technologien und dreidimensionale Integration, um die Rechenleistung weiter zu steigern. Anstatt ausschließlich auf kleinere Transistorstrukturen zu setzen, ermöglicht die 3D-Integration die vertikale Stapelung mehrerer Funktionsebenen, wodurch die Datenwege zwischen den Komponenten verkürzt werden.

Die Demonstration von CEA-Leti konzentrierte sich auf das Die-to-Wafer-Hybridbonding, eine Technologie, bei der einzelne Dies über hochdichte Kupfer-zu-Kupfer-Verbindungen direkt mit einem Wafer verbunden werden. Durch die Reduzierung des Interconnect-Pitches auf 1 μm erhöht sich die Anzahl der Verbindungen pro Flächeneinheit erheblich.

Für KI-Beschleuniger und Hochleistungsrechner, bei denen Speicherbandbreite und Datenbewegung zentrale Leistungsfaktoren darstellen, kann eine höhere Interconnect-Dichte die Kommunikation zwischen gestapelten Bausteinen verbessern und gleichzeitig den Energieverbrauch für die Datenübertragung reduzieren.

Elektrische Validierung ultrafeiner Interconnect-Strukturen
Das Forschungsteam berichtete über erfolgreiche elektrische Tests von Strukturen mit bis zu 100.000 Interconnect-Verbindungen. Nach Angaben von CEA-Leti bestätigen die Ergebnisse die technische Eignung des Hybridbonding-Ansatzes für Anwendungen mit hochdichten Verbindungsstrukturen.

Die elektrische Charakterisierung von Daisy-Chain-Teststrukturen zeigte die erwartete Funktionalität und Ausbeute für Pitches zwischen 5 μm und 2 μm. Auch die 1-μm-Strukturen funktionierten erfolgreich, wobei die Ausbeute derzeit durch die Ausrichtungsgenauigkeit verfügbarer Bonding-Anlagen begrenzt wird.

Die Arbeiten stellen einen wichtigen Schritt zur Erhöhung der vertikalen Interconnect-Dichte in Halbleitersystemen dar, bei denen konventionelle Packaging-Technologien zunehmend zum Leistungsengpass werden können.

Herausforderungen bei Ausrichtungsgenauigkeit und Wafer-Rekonstruktion
Die Realisierung eines Interconnect-Pitches von 1 μm erforderte die Lösung zweier zentraler Fertigungsherausforderungen: hochpräzise Ausrichtung und Oberflächenplanarisierung.

Die größte technische Hürde bestand darin, die Dies während des Bonding-Prozesses mit ausreichender Genauigkeit zu positionieren. Im Submikrometerbereich können bereits minimale Ausrichtungsfehler die elektrische Konnektivität und die Ausbeute beeinflussen.

Der Prozess erforderte zudem eine Wafer-Rekonstruktion mittels Inter-Die-Gap-Filling (IDGF). Dabei werden die Zwischenräume zwischen benachbarten Dies aufgefüllt, bevor weitere vertikale Verbindungsebenen aufgebaut werden. Zur Unterstützung der nachfolgenden Prozessschritte optimierten die Forscher die chemisch-mechanische Planarisierung (CMP), um die für zuverlässiges Hybridbonding und vertikale Interconnects erforderliche Oberflächenebenheit zu erreichen.

Diese Prozessverbesserungen sollen zukünftige Multi-Die-Architekturen mit noch höherer Stapelungsdichte ermöglichen.




Integration von TSV- und Through-Oxide-Interconnect-Technologien
Die demonstrierte D2W-Technologie ist Teil einer umfassenderen Roadmap für die Halbleiterintegration, die auch High-Density Through-Silicon Vias (HD TSVs) und Through-Oxide Vias (TOVs) umfasst.

TSVs schaffen vertikale elektrische Verbindungen durch Siliziumsubstrate, während TOVs die elektrische Signalführung durch Oxidschichten ermöglichen. In Kombination mit dem Inter-Die-Gap-Filling unterstützen diese Technologien die Wafer-Rekonstruktion und ermöglichen die Integration mehrerer Dies mit unterschiedlichen Funktionen innerhalb eines gestapelten Gehäuses.

Solche Architekturen gewinnen zunehmend an Bedeutung für moderne KI-Systeme, Bildsensoren und heterogene Computing-Plattformen, bei denen Prozessoren, Speicher und spezialisierte Beschleuniger große Datenmengen mit minimaler Latenz austauschen müssen.

Die Kombination von Die-to-Wafer- und Wafer-to-Wafer-Technologien (W2W) könnte darüber hinaus zusätzliche Flexibilität bei der Optimierung von Leistung, Fertigungsausbeute und Produktionskosten schaffen.

Roadmap zur Interconnect-Skalierung im Submikrometerbereich
CEA-Leti erklärte, dass die aktuelle Demonstration als Übergangsplattform und Machbarkeitsnachweis für zukünftige Entwicklungen dient.

Die nächste Forschungsphase wird sich auf die Integration des D2W-Bondings mit HD-TSV- und TOV-Technologien konzentrieren und gleichzeitig die Reduzierung des Pitches auf 0,5 μm vorantreiben. Nach Angaben der Forscher sollen zukünftige Bonding-Systeme mit einer Ausrichtungsgenauigkeit von etwa 0,5 μm (3σ) die Ausbeute in diesem Bereich deutlich verbessern.

Eine weitere Verkleinerung des Pitches könnte die Interconnect-Dichte erheblich steigern und damit die wachsenden Bandbreitenanforderungen künftiger KI-Beschleuniger und moderner CMOS-Bildsensoren unterstützen.

Die Forschung wurde im Rahmen der FAMES Pilot Line sowie des ANR-NextGen-Projekts der Initiative France 2030 durchgeführt. Arbeiten zu Inter-Die-Gap-Filling, Through-Oxide Vias und High-Density Through-Silicon Vias wurden zusätzlich von IRT Nanoelec unterstützt.

Zusätzlicher Kontext
Dieser Abschnitt enthält technische Spezifikationen und Wettbewerbsvergleiche, die in der ursprünglichen Pressemitteilung nicht enthalten waren.

Der Wettbewerb um höhere Interconnect-Dichten ist zu einem zentralen Schwerpunkt im Bereich des fortschrittlichen Halbleiter-Packagings geworden. Vergleichbare Technologien sind TSMCs SoIC (System on Integrated Chips), Intels Foveros, Samsungs X-Cube sowie Hybridbonding-Technologien von imec und anderen Halbleiterforschungsorganisationen.

Aktuelle Hybridbonding-Technologien arbeiten typischerweise im niedrigen einstelligen Mikrometerbereich, wodurch ein demonstrierter Die-to-Wafer-Hybridbonding-Pitch von 1 μm einen bedeutenden Meilenstein bei der Skalierung vertikaler Interconnects darstellt. Da KI-Hardwarearchitekturen zunehmend auf Chiplets und heterogene Integration statt auf klassische monolithische Skalierung setzen, werden Technologien für dichtere vertikale Verbindungsstrukturen zu einem entscheidenden Bestandteil der Halbleiter-Lieferkette. Verbesserungen der Interconnect-Dichte können die Bandbreite pro Flächeneinheit erhöhen und gleichzeitig den Energiebedarf für die Kommunikation reduzieren – zwei Kennzahlen, die für KI-Beschleuniger, Hochleistungsrechner und moderne Bildverarbeitungssysteme immer wichtiger werden.

Bearbeitet von Aishwarya Mambet, Induportals-Redakteurin, mit Unterstützung von KI.

www.cea.com