Quasi-monolithische Integration für Chiplet-Systeme

Das Fraunhofer-Institut für Photonische Mikrosysteme IPMS hat innerhalb der europäischen Pilotlinie APECS eine Methode zur quasi-monolithischen Integration (QMI) entwickelt, mit der unterschiedliche Chip-Komponenten nahezu nahtlos auf Wafer-Ebene zusammengeführt werden können. Ziel der Technologie ist es, die Integrationsdichte klassischer Einzelchips mit der Flexibilität modularer Chiplet-Architekturen zu kombinieren.

Die neue Methode basiert auf der präzisen Platzierung kleiner Chiplets in strukturierte Silizium-Aussparungen, sogenannte Pockets. Durch diese Integration entsteht eine Systemarchitektur, die sowohl kompakte Bauformen als auch skalierbare Erweiterbarkeit ermöglicht.

Chiplet-Integration auf Wafer-Ebene
Die steigenden Anforderungen an Rechenleistung, Systemintegration und Miniaturisierung in der Halbleiterindustrie führen zu neuen Ansätzen in der Mikroelektronikfertigung. Besonders bei Anwendungen wie Sensor-KI, Hochleistungs-Transceivern und heterogenen System-on-Chip-Architekturen stoßen konventionelle Packaging-Verfahren zunehmend an physikalische und wirtschaftliche Grenzen.

Im Rahmen der Pilotlinie „Advanced Packaging and Heterogeneous Integration for Electronic Components and Systems“ (APECS) verfolgt das Fraunhofer IPMS deshalb den Ansatz der quasi-monolithischen Integration. Dabei werden unterschiedliche Komponenten wie Sensoren, MEMS-Bauelemente und Ansteuerelektronik direkt auf Wafer-Ebene integriert.

Die Forschenden konnten erstmals Dummy-Chiplets erfolgreich in sogenannte Pocketwafer einbringen und die Oberfläche für die anschließende Backend-of-Line-Verdrahtung mittels Passivierungsschicht planarisieren.

Dr. Lukas Lorenz, Gruppenleiter am Fraunhofer IPMS, erklärt: „Grundlage der QMI sind Silizium-Wafer mit strukturierten Aussparungen (Pockets). In diese sogenannten Pocketwafer wurden erstmals Dummy Chiplets eingebracht und die Oberfläche für die nachfolgende Backend-of-Line-Verdrahtung mit einer Passivierungsschicht geebnet. Damit entsteht eine nahezu monolithische Systemarchitektur, die höchste Integrationsdichte mit modularer Erweiterbarkeit vereint.“

Höhere Verbindungsdichte und reduzierte Signalverluste
Die QMI-Technologie unterscheidet sich von klassischen Packaging-Verfahren durch die Integration der Kontaktierung innerhalb der Frontend-Fertigungslinie. Dadurch können deutlich höhere Verbindungsdichten realisiert werden als bei herkömmlichen Interposer- oder Substrat-basierten Ansätzen.

Die Chiplets werden dabei auf aktiven oder passiven Wafer-Substraten mit einem gemeinsamen Interconnect-Stack angeordnet. Die verkürzten Signalwege reduzieren elektrische Verluste und Latenzen und verbessern die Datenübertragung auf Systemebene.

Nach Angaben des Fraunhofer IPMS erhöht die reduzierte Anzahl mechanischer Schnittstellen zudem die Zuverlässigkeit und Lebensdauer der Systeme. Gleichzeitig ermöglicht die nahezu monolithische Integration eine erhebliche Reduzierung des Platzbedarfs.

Ein weiterer Vorteil liegt in der Kombination modularer Chiplet-Konzepte mit hoher Integrationsdichte. Dadurch sollen Entwicklungszyklen verkürzt und Skaleneffekte in der Halbleiterfertigung besser genutzt werden können.

Anwendungen für KI-Systeme und Hochleistungs-Transceiver
Die Technologie richtet sich insbesondere an Anwendungen mit hohen Anforderungen an Bandbreite, Energieeffizienz und Systemintegration. Dazu zählen KI-basierte Sensorsysteme, intelligente Transceiver sowie hochintegrierte SoC-Architekturen. Durch die Kombination unterschiedlicher Funktionseinheiten innerhalb einer gemeinsamen Wafer-Struktur kann die QMI-Technologie heterogene Systemarchitekturen mit höherer funktionaler Dichte ermöglichen als klassische Mehrchip-Module.

Mit dem erfolgreichen Demonstrator sieht das Fraunhofer IPMS einen wichtigen Schritt zur industriellen Skalierung der gesamten Prozesskette für zukünftige Anwendungen in der Mikroelektronikfertigung.




Zusätzlicher Kontext: Dieser Abschnitt enthält technische Spezifikationen und Wettbewerbsvergleiche, die nicht Bestandteil der ursprünglichen Produktankündigung waren
Die Entwicklung von Chiplet-Architekturen und Advanced-Packaging-Technologien zählt derzeit zu den zentralen Innovationsfeldern der Halbleiterindustrie. Unternehmen wie TSMC, Intel, Samsung Electronics und AMD investieren in Technologien für heterogene Integration, 3D-Packaging und waferbasierte Verbindungstechniken.

Klassische Chiplet-Architekturen nutzen häufig Interposer-basierte Ansätze oder organische Substrate zur Verbindung einzelner Komponenten. Die quasi-monolithische Integration verfolgt dagegen das Ziel, die Übergänge zwischen den Chiplets weiter zu minimieren und damit höhere Integrationsdichten sowie geringere Signalverluste zu erreichen.

Insbesondere bei KI-Beschleunigern, Hochfrequenzsystemen und MEMS-basierten Sensorplattformen gelten kurze Signalwege und hohe Interconnect-Dichten als entscheidende Faktoren für Energieeffizienz und Datenübertragungsraten.

Die europäische APECS-Pilotlinie gehört zu den Initiativen zur Stärkung der europäischen Halbleiterfertigung und fokussiert sich auf Advanced Packaging sowie heterogene Integrationstechnologien für zukünftige Mikroelektroniksysteme.

Bearbeitet von Maria Brueva, Induportals-Redakteurin – mit KI angepasst.

www.ipms.fraunhofer.com