Multi-Die-Design-Frameworks für fortschrittliche Halbleitersysteme

Der Übergang von monolithischen System-on-Chip-(SoC)-Designs zu Multi-Die-Architekturen mit Chiplets erhöht die Komplexität in der Halbleiterentwicklung. Samsung Foundry und Synopsys arbeiten zusammen, um integrierte Design-Flows bereitzustellen, die Prozesstechnologie, Packaging, IP und Electronic Design Automation (EDA) kombinieren. Ziel ist die Entwicklung leistungsfähiger Halbleitersysteme für Anwendungen in künstlicher Intelligenz und High-Performance-Computing.

Kontext der Zusammenarbeit
Der steigende Rechenbedarf durch KI- und HPC-Workloads erfordert höhere Transistordichte, größere Speicherbandbreite und verbesserte Energieeffizienz. Gleichzeitig führen große monolithische Chips bei fortschrittlichen Fertigungsknoten zu Herausforderungen hinsichtlich Ausbeute, Kosten und Skalierbarkeit.

Multi-Die-Architekturen adressieren diese Herausforderungen, indem mehrere kleinere Chiplets innerhalb eines gemeinsamen Gehäuses integriert werden. Dabei kommen Hochgeschwindigkeits-Die-to-Die-Verbindungen und fortschrittliche Packaging-Technologien zum Einsatz. Diese Architektur führt jedoch zu zusätzlichen technischen Anforderungen, etwa in den Bereichen Signalintegrität, Energieversorgung, thermisches Verhalten und Interposer-Routing.

Samsung Foundry und Synopsys bündeln ihre Kompetenzen, um diese Herausforderungen zu adressieren. Die Kooperation verbindet Samsungs Fertigungs- und Packaging-Technologien mit den EDA-Werkzeugen und Interface-IP von Synopsys.

Technische Lösung und Aufgabenverteilung
Im Mittelpunkt der Zusammenarbeit steht ein integrierter Entwicklungsansatz auf Basis der System-Technology-Co-Optimization (STCO). Dieser erweitert das klassische Konzept der Design-Technology-Co-Optimization (DTCO). Anstatt einzelne Chipblöcke isoliert zu optimieren, werden Wechselwirkungen zwischen Dies, Interconnect-Strukturen, Packaging, Stromversorgung und thermischen Bedingungen bereits früh im Entwicklungsprozess analysiert.

Synopsys stellt Design-Automatisierungsplattformen wie den 3DIC Compiler bereit. Dieses Werkzeug unterstützt die Implementierung von Multi-Die-Architekturen, Interposer-Routing, Signalintegritätsanalysen sowie multiphysikalische Simulationen. Dadurch können Entwickler elektrische, thermische und energetische Eigenschaften über mehrere Dies und Packaging-Strukturen hinweg bewerten.

Samsung Foundry bringt Fertigungsprozesse, Packaging-Technologien und Design-Enablement für Multi-Die-Integration ein. Beispiele hierfür sind die Prozessknoten SF2P und SF4X sowie fortschrittliche Packaging-Lösungen wie die 2.5D-Cube-S-Interposer-Technologie.

Umsetzung und Implementierung
Die gemeinsame Entwicklungsarbeit wurde bereits in mehreren Halbleiterprojekten mit Multi-Die-Integration eingesetzt. In einem Projekt erfolgte ein Customer-Tape-out auf Basis des SF2P-Prozessknotens in Kombination mit Cube-S-Packaging und automatisierter Multi-Die-Implementierung über den Synopsys 3DIC Compiler. Laut Projektdaten reduzierte der automatisierte Design-Flow die Entwicklungszeit um etwa 50 %, während sich die Signalintegrität um rund 6 % verbesserte.

Ein weiteres Projekt validierte eine 2.5D-Interposer-Architektur, die SoC-Komponenten, DRAM und Schnittstellen für den nächsten Speicherstandard HBM4 integriert. Automatisiertes Routing über den Interposer wurde eingesetzt, um Signalintegrität und Integrationsfähigkeit zu prüfen.

Darüber hinaus wurde ein Tape-out im SF4X-Prozess durchgeführt, um UCIe-IP (Universal Chiplet Interconnect Express) mit einer Datenrate von 32 Gbit/s zu validieren. Damit wurde die Einsatzbereitschaft offener Chiplet-Interconnect-Standards demonstriert.

Anwendungen und Einsatzbereiche
Die integrierten Design-Frameworks richten sich an Halbleiterlösungen für KI-Beschleuniger, High-Performance-Computing-Systeme, Automobilelektronik und Edge-Computing-Plattformen. Diese Anwendungen erfordern hohe Speicherbandbreiten, skalierbare Rechenarchitekturen und fortschrittliche Packaging-Technologien.

Multi-Die-Designmethoden ermöglichen es Entwicklern, thermische, elektrische und mechanische Wechselwirkungen zwischen Chiplets und Packaging-Strukturen bereits in frühen Entwicklungsphasen zu analysieren. Dadurch lassen sich Integrationsrisiken reduzieren und die Vorhersagbarkeit komplexer Systeme verbessern.

Ergebnisse und erwartete Auswirkungen
Die Kombination aus Foundry-Technologien und KI-gestützten EDA-Workflows ermöglicht eine schnellere Exploration von Designvarianten und eine effizientere Systemoptimierung. Automatisierte Analysen von Energieversorgung, thermischem Verhalten und Signalintegrität unterstützen Entwickler dabei, die wachsende Komplexität von Multi-Die-Halbleitersystemen zu beherrschen.

Mit der zunehmenden Verbreitung von Chiplet-Architekturen in verschiedenen Industrien wird erwartet, dass integrierte Entwicklungsumgebungen, die Fertigungstechnologien mit der digitalen Halbleiter-Designinfrastruktur verbinden, eine zentrale Rolle bei der Skalierung zukünftiger Systeme spielen.

Edited by an industrial journalist, Sucithra Mani — AI-powered.

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