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Keysight-Software adressiert 3DIC-Interconnect-Engpässe
Neue EDA-Workflows automatisieren das Modellieren und Validieren von Chiplet-Verbindungen für hochdichte Halbleitergehäuse in KI- und Rechenzentrums-Hardware.
www.keysight.com
Der 3D Interconnect Designer vereinfacht das Design von Hochgeschwindigkeits-3D-Verbindungen für Chipbrücken und Interposer.
Fortschrittliche Halbleiter-Packaging-Konzepte basieren zunehmend auf gestapelten Dies und Chiplet-Architekturen, bei denen das elektrische Verhalten von komplexen vertikalen Verbindungen abhängt. In diesem Zusammenhang stellte Keysight Technologies den 3D Interconnect Designer innerhalb seines Electronic-Design-Automation-Portfolios zur Modellierung und Validierung von Multi-Die- und 3DIC-Strukturen vor.
Komplexität bei Multi-Die-Verbindungen beherrschen
Chiplet-basierte Prozessoren in KI-Infrastruktur und Rechenzentrums-Beschleunigern erfordern eine detaillierte Modellierung von Vias, Übertragungsleitungen, Lötbällen und Microbumps. Eine manuelle Optimierung führt häufig zu mehreren Iterationszyklen, da Signal- und Power-Integrity in dicht gepackten Geometrien überprüft werden müssen.
Der 3D Interconnect Designer stellt hierfür einen dedizierten Workflow bereit, der auch komplexe Basen wie schraffierte oder strukturierte Geometrien unterstützt, wie sie in Interposern und Bridge-Technologien eingesetzt werden. Die frühe Validierung reduziert wiederholte Redesign-Schritte, die Entwicklungszeiten im Halbleiter-Design-Supply-Chain-Umfeld verlängern.
Simulation im Einklang mit neuen Standards
Die Software unterstützt Konformitätsprüfungen nach Interconnect-Standards wie UCIe und BoW sowie elektrische Verifikationsmethoden wie Voltage Transfer Function (VTF)-Analysen. Elektromagnetische Simulationen bilden das elektrische Verhalten von Leiterplatten und Package-Strukturen ab, sodass Leistungsmerkmale vor der Fertigung bewertet werden können.
Durch das frühzeitige Erkennen von Signal- und Power-Integrity-Problemen werden späte Designänderungen reduziert und die Erfolgsquote im ersten Entwurf erhöht.
Integration in bestehende Entwicklungsumgebungen
Das Werkzeug kann sowohl eigenständig als auch innerhalb der Keysight-EDA-Umgebung betrieben werden. In Kombination mit dem Chiplet PHY Designer ermöglicht es die koordinierte Entwicklung von Chiplet-Schnittstellen und 3D-Interconnect-Strukturen in Multi-Die-Systemen.
Die Automatisierung von Modellierung und Validierung verlagert Entwicklungsaufwand von manueller Optimierung hin zu simulationsbasierter Verifikation und verkürzt Entwicklungszyklen für Hochleistungs-Halbleiterplattformen in Rechenzentren.
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Fortschrittliche Halbleiter-Packaging-Konzepte basieren zunehmend auf gestapelten Dies und Chiplet-Architekturen, bei denen das elektrische Verhalten von komplexen vertikalen Verbindungen abhängt. In diesem Zusammenhang stellte Keysight Technologies den 3D Interconnect Designer innerhalb seines Electronic-Design-Automation-Portfolios zur Modellierung und Validierung von Multi-Die- und 3DIC-Strukturen vor.
Komplexität bei Multi-Die-Verbindungen beherrschen
Chiplet-basierte Prozessoren in KI-Infrastruktur und Rechenzentrums-Beschleunigern erfordern eine detaillierte Modellierung von Vias, Übertragungsleitungen, Lötbällen und Microbumps. Eine manuelle Optimierung führt häufig zu mehreren Iterationszyklen, da Signal- und Power-Integrity in dicht gepackten Geometrien überprüft werden müssen.
Der 3D Interconnect Designer stellt hierfür einen dedizierten Workflow bereit, der auch komplexe Basen wie schraffierte oder strukturierte Geometrien unterstützt, wie sie in Interposern und Bridge-Technologien eingesetzt werden. Die frühe Validierung reduziert wiederholte Redesign-Schritte, die Entwicklungszeiten im Halbleiter-Design-Supply-Chain-Umfeld verlängern.
Simulation im Einklang mit neuen Standards
Die Software unterstützt Konformitätsprüfungen nach Interconnect-Standards wie UCIe und BoW sowie elektrische Verifikationsmethoden wie Voltage Transfer Function (VTF)-Analysen. Elektromagnetische Simulationen bilden das elektrische Verhalten von Leiterplatten und Package-Strukturen ab, sodass Leistungsmerkmale vor der Fertigung bewertet werden können.
Durch das frühzeitige Erkennen von Signal- und Power-Integrity-Problemen werden späte Designänderungen reduziert und die Erfolgsquote im ersten Entwurf erhöht.
Integration in bestehende Entwicklungsumgebungen
Das Werkzeug kann sowohl eigenständig als auch innerhalb der Keysight-EDA-Umgebung betrieben werden. In Kombination mit dem Chiplet PHY Designer ermöglicht es die koordinierte Entwicklung von Chiplet-Schnittstellen und 3D-Interconnect-Strukturen in Multi-Die-Systemen.
Die Automatisierung von Modellierung und Validierung verlagert Entwicklungsaufwand von manueller Optimierung hin zu simulationsbasierter Verifikation und verkürzt Entwicklungszyklen für Hochleistungs-Halbleiterplattformen in Rechenzentren.
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